組合邏輯電路是最常見的邏輯電路，其特點(diǎn)是電路的輸出僅與該時(shí)刻輸入的邏輯值有關(guān)，而與電路曾輸入過什么邏輯值無關(guān)。組合邏輯電路中沒有反饋回路, 沒有記憶功能。
組合邏輯電路的分析較簡(jiǎn)單，目的是由邏輯圖求出對(duì)應(yīng)的真值表。組合邏輯電路的設(shè)計(jì)是分析的逆過程，目的是由給定的任務(wù)列出真值表，直至畫出邏輯圖。
競(jìng)爭(zhēng)和險(xiǎn)象是實(shí)際工作中經(jīng)常遇到的重要問題，它們是由器件的延時(shí)造成的。組合邏輯電路的險(xiǎn)象是過渡性的，不會(huì)影響穩(wěn)定值的正確性。
前面分析組合邏輯電路時(shí)，都沒有考慮門電路的延遲時(shí)間對(duì)電路產(chǎn)生的影響。實(shí)際上，從信號(hào)輸入到穩(wěn)定輸出需要一定的時(shí)間。由于從輸入到輸出的過程中，不同通路上門的級(jí)數(shù)不同，或者門電路平均延遲時(shí)間的差異，使信號(hào)從輸人經(jīng)不同通路傳輸?shù)捷敵黾?jí)的時(shí)間不同。
由于這個(gè)原因，可能會(huì)使邏輯電路產(chǎn)生錯(cuò)誤輸出。通常把這種現(xiàn)象稱為競(jìng)爭(zhēng)冒險(xiǎn)。