可編程陣列邏輯器件pal是七十年代后期推出的pld。目前市場銷售的多種pal的基本門陣列結構是相似的，如圖所示。它采用了陣列邏輯技術，其中可編程與陣列和固定或陣列是構成各種邏輯電路的核心。它用雙極型工藝制作，熔絲編程方式，通過對與邏輯陣列編程和觸發(fā)器輸出到與邏輯陣列的反饋線可實現(xiàn)組合邏輯電路、時序邏輯電路和組合時序混合邏輯電路。
圖1 pal的電路結構 圖2 編程后的pal電路
一個16×4（16與門×4或門）pal的基本結構如圖1所示。它是由可編程的與門陣列和固定連接的或門陣列，以及其它附加的輸出電路組成。與陣列的可編程使器件具有很多輸入端，而固定的或陣列又使器件體積小、速度快。在尚未編程前，與邏輯陣列所有的交叉點均有快速熔絲連通。編程時將有用的熔絲保留，無用的熔絲熔斷，就得到所需的電路。它實現(xiàn)了四種不同功能的邏輯函數(shù)。
圖2所示電路pal器件內部只有與陣列和或陣列，這類器件適合構成組合邏輯電路。除此以外，pal的輸出單元有多種結構類型，如帶反饋的陣列型、帶反饋的寄存器型和異或型多種形式的輸出、反饋電路結構。其中pal的寄存器輸出結構如圖3所示。它在輸出三態(tài)緩沖器和與或邏輯陣列輸出之間串入了由ｄ觸發(fā)器組成的寄存器，并將觸發(fā)器輸出狀態(tài)反饋到與邏輯陣列的輸入端，該反饋功能使pal電路具有記憶功能，并能方便地組成各種時序邏輯電路。該電路在d觸發(fā)器和與和或邏輯陣列之間還可增設異或門，不僅可實現(xiàn)對數(shù)據(jù)的保持操作，而且可對與-或邏輯陣列輸出的函數(shù)求反。在圖3所示的編程情況下，當i1=0時，d1=q2，當i1=1時d1=q2，q2在時鐘信號clk到來后翻轉，即q2n+1=q2n 。而對下一個觸發(fā)器，當i2=0時，d2=q2i1+q1q2；當i2=1時，d2=y2=q2i1+q1q2，即得y2的反函數(shù)。
pal有多種結構類型，用戶可根據(jù)使用需要，選擇其陣列結構大小、輸入輸出的方式，以實現(xiàn)所需的各種邏輯功能。
圖3 pal的帶異或門的寄存器輸出結構